verilog语句中wire型和reg的区别
答案:2 悬赏:60
解决时间 2021-11-16 05:36
- 提问者网友：浪女天生ˇ性情薄
- 2021-11-15 08:16
verilog语句中wire型和reg的区别
最佳答案
- 二级知识专家网友：风格单纯
- 2021-11-15 08:36
reg是寄存器，在硬件里面是映射到一个寄存器实体的，具体操作去了解一下寄存器的操作方法，比如D触发器。wire只是一个数据标识，并不开辟物理内存。assign不可以给reg赋值。
全部回答
- 1楼网友：堕落奶泡
- 2021-11-15 09:18
wire是线网型，可以相当于一根导线相连，wire型变量可以作为连续赋值中的左值，也可以作为过程赋值语句中的右值；reg是寄存器类型，相当于一个寄存器，可以作为过程赋值语句中的左值和右值。
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