verilog中多次调用一个module实例

答案:3 悬赏:80

解决时间 2021-03-02 00:09

提问者网友：太高姿态
2021-03-01 18:48

最佳答案

二级知识专家网友：渡鹤影
2021-03-01 18:57

你写mem m(addr,data,out)就是调用了，程序会一直将addr输入到调用的模块，如果addr改变了，那么out立刻就会变的，不用你单独写进always里，这样也是不行的task是任务，可以在always中调用，而你的men是模块不行

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1楼网友：怙棘
2021-03-01 20:51

我明白你的意思：
没有你这么理解硬件逻辑的。
Verilog不是C语言，FPGA也不是CPU。
你的思想是串行调用函数思想，不是硬件的模块思想。
具体到你的问题：
Always里面从来不能调用模块。
都是在顶层模块里面连接底层模块。

2楼网友：荒野風
2021-03-01 20:34

分开放，这是verilog coding style的一种良好习惯，每个文件里面只包含一个独立的module
把所有这些文件放在同一个目录下，在top文件里实例化这些module就可以调用了
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top文件和新建一个module一样的，不过模块里主要是定义连线和实例化子模块，你随便找本verilog的教程就有啦：）
实例化是这样的，greycode是你的module名字，G1是实例化名字（可任意），后面括号里的东东需要跟你定义的端口顺序一致。建议不要采用这种顺序绑定的形式，建议采用端口命名绑定方式
你可以先找本基本的verilog语法书看看，上手很快的
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你greycode.v的module名字是叫greycode吗
另外，greycode.v是放在同一个目录下吗

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