fpga 编译完成后就可以烧录，为什么还需要综合

fpga 编译完成后就可以烧录，为什么还需要综合

你是外行，老铁！
FPGA流程：代码编写----FPGA代码综合（做语法检查，将代码转换成门级电路网表）-----映射（或者叫适配，将通用门电路映射到相关器件的逻辑资源，例如查找表，RAM）-----布局布线（将FPGA映射结果，在FPGA内部摆出来）----生成配置文件（FPGA内部配置sram的初始值，配置查找表和其他逻辑资源，至于你不理解什么叫配置sram值，请深入理解FPGA的构造，尤其是LUT的结构）。

error (10228): verilog hdl error at led_light.v(1): module "led_light" cannot be declared more than once 你在这个工程里建立了不止一个名为led_light的.v文件应该，你在工程里查看修改一下应该就行了，而且你的 assign led=3‘b10；也应该是个warning 3bit的数至少应该是 led=3’b010;