关于VHDL语言中signal 和port输出端口的区别

关于VHDL语言中signal 和port输出端口的区别

端口是实体的对外接口，硬件对应物相当于引脚，其实它是一种隐式的信号定义。而信号本身可看成是一种显式的信号定义，它的硬件对应物是连接线。一句话，端口可看成信号！只不过端口模式（in、out、buffer等）限制了端口信号的功能，例如如果端口是out模式，则不能进行内部反馈赋值，而信号则可以随便赋值了。

说的形象一点，如果把VHDL描述的这个功能实体看成是一个黑盒子，端口就是这个黑匣子和外界沟通的通路，一般从外界看只能看到输入和输出端口，而不了解内部究竟是怎样的结构。而信号则是实体内部进行通信时的通路，VHDL中的每个信号可以看成信号线。端口一般也是和内部信号线相连，所以端口也可看作一个信号。