VHDL综合的问题
答案:2 悬赏:80
解决时间 2021-01-18 00:57
- 提问者网友：半生酒醒
- 2021-01-17 14:50
VHDL综合的问题
最佳答案
- 二级知识专家网友：你可爱的野爹
- 2021-01-17 15:59
这样写会生成一个锁存器。en这个信号只有两种情况，为什么要用case描述呢？最好用if描述，情况比较多的时候可以用case。用case描述的时候，把所有情况都描述全，最后再用when others描述 。另外，信号a的这几种情况，你这样用嵌套if语句描述也不是最佳选择，可以好好化简一下使用其他形式代替。
全部回答
- 1楼网友：人類模型
- 2021-01-17 17:08
说你的状态描述不完备。但从代码上看，貌似是完备的。
推荐的写法是使能en用if控制，然后嵌套case，不过貌似case比较多。。
推荐的写法是使能en用if控制，然后嵌套case，不过貌似case比较多。。
我要举报
如以上问答内容为低俗、色情、不良、暴力、侵权、涉及违法等信息，可以点下面链接进行举报！
大家都在看
推荐资讯