用verilog 编一个二分频的程序 要求简单易懂 要是有解释就更好了
答案:1 悬赏:50
解决时间 2021-02-15 00:20
- 提问者网友：优雅ぉ小姐
- 2021-02-14 12:18
用verilog 编一个二分频的程序 要求简单易懂 要是有解释就更好了
最佳答案
- 二级知识专家网友：心与口不同
- 2021-02-14 13:03
module(clkin,clkout,rst);
input clkin; //Input Clock
input rst; //Async Reset signal, active high
output clkout; //Output signal divided by two
reg clkout;
always @ (posedge clkin or posedge rst)
if(rst)
clkout <= 1'b0;
else
clkout <= ~clkout;
endmodule
input clkin; //Input Clock
input rst; //Async Reset signal, active high
output clkout; //Output signal divided by two
reg clkout;
always @ (posedge clkin or posedge rst)
if(rst)
clkout <= 1'b0;
else
clkout <= ~clkout;
endmodule
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