让ISE 自动生成的代码改为VHDL
答案:2 悬赏:40
解决时间 2021-02-08 08:16
- 提问者网友：熱戀丶瘋
- 2021-02-07 16:43
让ISE 自动生成的代码改为VHDL
最佳答案
- 二级知识专家网友：无字情书
- 2021-02-07 17:26
在创建project的第二步，preferred language选VHDL，这样如果生成IP核之类的ISE会默认为VHDL，但如果对应的IP核没有VHDL版本，则生成verilog版本，但生成的接口仍然是VHDL的格式。
单独创建VHDL文本的话，点菜单project，然后选new source，选VHDL module，这样会生成VHDL格式的文本框架。
单独创建VHDL文本的话，点菜单project，然后选new source，选VHDL module，这样会生成VHDL格式的文本框架。
全部回答
- 1楼网友：爱情是怎么炼成的
- 2021-02-07 18:40
inner : while r >= datab loop
w_temp <= w_temp + 1;
r <= r_temp;
end loop inner;
上面这个循环中，不能用信号作为控制循环的控制量，而需要设计一个控制变量来控制循环次数。
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