基于FPGA使用verilog hdl 开辟一个空间来处理数据
答案:2 悬赏:40
解决时间 2021-03-01 01:35
- 提问者网友：斩断情丝
- 2021-02-28 02:20
我现在做一个项目需要用FPGA驱动VGA显示5个彩条，VGA模块是现成的，在显示控制那里我使用了一个查询端口，查询另一个模块深度为5的寄存器组中的RGB数据，实现通过读写寄存器中的RGB数据切换屏幕彩条颜色，但是我综合的时候提示了一个并行进程不能同时对一个寄存器赋值（我写了一个寄存器组初始化和一个根据按键来对一个寄存器赋值的时序逻辑电路），我尝试了用RAM但是我又用不到那么多空间，只需要深度为5的一个空间，该如何处理这种情况？我试过用initial来赋初值，虽然编译通过，但是似乎下载到板子上也没达到目的，请问有没有什么方法或者其他东西能够实现类似数组的功能的？
最佳答案
- 二级知识专家网友：荒唐后生
- 2021-02-28 02:38
initial应该只是用于仿真吧，RAM赋初值还是应该在在RAM例化的时候用HEX或者mif文件吧
全部回答
- 1楼网友：我的任性你不懂
- 2021-02-28 03:55
# 变量 =1'b01
#延迟
# 变量 =1'b00
这样就好了
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