FPGA的PLL产生的外部输出时钟只能分配到某些引脚还是任意管脚？
答案:1 悬赏:70
解决时间 2021-03-12 22:47
- 提问者网友：戎马万世
- 2021-03-11 21:58
FPGA的PLL产生的外部输出时钟只能分配到某些引脚还是任意管脚？
最佳答案
- 二级知识专家网友：封刀令
- 2021-03-11 23:07
外部时钟有一个驱动限制，一般的时钟输入都可以接，如果是你要接的管脚负载太大的话，会带不动，但是不会对PLL有任何影响。
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