vhdl中COMPONENT是什么意思谢谢
答案:1 悬赏:10
解决时间 2021-02-12 23:31
- 提问者网友：傀儡离开
- 2021-02-11 23:12
vhdl中COMPONENT是什么意思谢谢
最佳答案
- 二级知识专家网友：冷眼_看世界
- 2021-02-12 00:26
COMPONENT logic
PORT(a,b,c :IN std_logic;
x :OUT std_logic);
END COMPONENT;
COMPONENT,END COMPONENT之间是元件引脚的定义.
像上面一句是四个引脚的元件,a,b,c是输入,x是输出
COMPONENT是已有元件在别的文件中已经定义,在此声明之后,你的程序里就可以用了
PORT(a,b,c :IN std_logic;
x :OUT std_logic);
END COMPONENT;
COMPONENT,END COMPONENT之间是元件引脚的定义.
像上面一句是四个引脚的元件,a,b,c是输入,x是输出
COMPONENT是已有元件在别的文件中已经定义,在此声明之后,你的程序里就可以用了
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