Verilog编程时的加法运算“＋”和加法器adder的区别？
答案:2 悬赏:60
解决时间 2021-03-02 11:54
- 提问者网友：霸道ぁ小哥
- 2021-03-02 04:27
加法运算肯定是用的加法器吧，但我们为什么还要设计加法器，FPGA本身不是有加法运算吗，难道是FPGA本身的加法运算太笨了吗，但集体又是怎样的呢？求大神解惑。。。
最佳答案
- 二级知识专家网友：有钳、任性
- 2021-03-02 05:09
你用“+”的时候，综合会综合成一个加法器的，都是逻辑门组成！相当于实例化啦~所以不需要每次加法还要调用一个加法器模块吧！希望能帮到您！
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- 1楼网友：桃花别处起长歌
- 2021-03-02 06:04
我不会~~~但还是要微笑~~~：）
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