两个模块，前一个输出是后一个的输入，怎么写verilog代码
答案:3 悬赏:10
解决时间 2021-03-08 14:13
- 提问者网友：很好的背叛
- 2021-03-08 00:52
两个模块，前一个输出是后一个的输入，怎么写verilog代码
最佳答案
- 二级知识专家网友：悲观垃圾
- 2021-03-08 01:37
两个模块用线连起来，A输出连到B输入就行了。
全部回答
- 1楼网友：我叫很个性
- 2021-03-08 03:00
笔者提问，不设奖励，也真是。算了吧跟你说了吧。不用写，把要连接的前一个的输出变量，设为后一个的输入变量（在后一个模块中），在模块中生成输入输出口就行。然后用线连接，注意位数要一致！
- 2楼网友：短发女王川岛琦
- 2021-03-08 02:55
module里面的顺序要和主模块里面一样,名字不一样没关系,但顺序一定要一样. 主程序里只要不是输入输出的东西wire一下就好了
我要举报
如以上问答内容为低俗、色情、不良、暴力、侵权、涉及违法等信息，可以点下面链接进行举报！
大家都在看
推荐资讯