FPGA串口（verilof实现），有波特率了，还需要时钟吗？

波特率说白了就是针对串口的时钟分频吧
那么我们把系统时钟分频成对应的波特率后，为什么还要在接收和发送模块给clk呢，直接用clk_bps就好了啊。
求解释

波特率是数据位的发送频率，但发送一个数据位并不是一个简单动作，还要分成好多步骤才能完成，同时我们希望发送的这个数据位，是在波特率时钟周期的中间而不是靠边上的时刻，所以通常还有一个高于波特率时钟的信号作为整个电路的时钟信号，这个时钟信号的频率一般是波特率时钟的16倍频。

波特率是数据传输的速率，时钟里面还有其它用途。。。比如对里面的一下控制 再看看别人怎么说的。