为什么fgpa写SDRAM的时候要有时钟偏移，这个想很久都没明白，在FPGA内部的存储器好像就不需要时钟偏移啊

为什么fgpa写SDRAM的时候要有时钟偏移，这个想很久都没明白，在FPGA内部的存储器好像就不需要时钟偏移啊

该工程对三星SDR SDRAM（K4S641632）进行读写，工程内部分为PLL以及复位处理模块、写SDRAM逻辑模块、读SDRAM逻辑模块、SDRAM读写封装模块、读写缓存FIFO模块、串口发生模块等，RTL视图如下：
首先由写SDRAM逻辑模块在上电延时后从SDRAM的0地址开始写入递增数据，随后通过内部FIFO依次送入SDRAM；SDRAM的所以地址写完数据后，启动SDRAM读逻辑，从0地址开始读出SDRAM内的数据放入缓存FIFO中，然后串口模块把该FIFO中的数据依次上传到PC机（串口线接到PC机，使用串口调试助手观察即可）。整个过程主要就是测试SDRAM读写，内部逻辑大都使用25MHz的时钟，SDRAM读写使用了100MHz，通过PLL进行设置。
该工程基于altera的Quartus II 8.1i进行设计，使用更高版本的软件均可。工程内包括了时序分析、测试用例脚本。
代码里除了PLL配置、FIFO配置使用了IP core，SDRAM控制等部分全部使用基本verilog语法编写，适合于altera的cyclone系列EP1C3T144C8器件。
功能仿真、时序分析、板级调试均验证无误，代码注释详细。
追问：跟我问的问题不一样啊