verilog语言实现一个时钟上升沿触发,同步清零的8分频器

verilog语言实现一个时钟上升沿触发,同步清零的8分频器

是不是把48MHz分频为0.2Hz？如果这样，我给你个思路吧：1、分频器实质上就是一个计数器，48MHz分到0.2Hz实际上就是设计一个计数器，使得每次计录48*2.5*10^6个脉冲后将一个信号翻转（也就是2.5秒高电平，2.5秒低电平）；2、具体思路就是设计一个能记录48*2.5*10^6各脉冲的计数器，再设计一个比较器（使之能够对记录脉冲及常数48*2.5*10^6进行比较）；再将比较结果与48M的脉冲“与”后输入到一个翻转触发器（也就是一个一位计数器）clk端，D触发器的输出就是分频输出；3、注意计数器要通过比较结果清零；分频输出同步时钟脉冲需要比计数脉冲滞后半个相位（也就是使用上升沿计数，使用下降沿触发翻转触发器），这样信号比较稳定；其实挺基本的，查查资料就有答案了。祝好运！

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