jk触发器vhdl需要编写上升沿
答案:2 悬赏:80
解决时间 2021-03-15 11:05
- 提问者网友：王者刀枪不入
- 2021-03-14 12:44
jk触发器vhdl需要编写上升沿
最佳答案
- 二级知识专家网友：万千宠爱
- 2021-03-14 13:56
用verilog语言是吧
全部回答
- 1楼网友：星痕之殇
- 2021-03-14 15:23
library ieee;
use ieee.std_logic_1164.all;
entity jk is
port(j,k,clk: in std_logic;
q,nq: buffer std_logic);
end;
architecture behave of jk is
signal q_s,nq_s:std_logic;
begin
process(j,k,clk)
begin
if(clk'event and clk='1')then
if(j='0')and(k='1')then
q_s<='0';
nq_s<='1';
elsif (j='1')and(k='0')then
q_s<='1';
nq_s<='0';
elsif(j='1')and(k='1')then
q_s<=not q;
nq_s<=not nq;
end if;
end if;
q<=q_s;
nq<=nq_s;
end process;
end;
我要举报
如以上问答内容为低俗、色情、不良、暴力、侵权、涉及违法等信息，可以点下面链接进行举报！
大家都在看
推荐资讯