Verilog中上升沿和下降沿都发送数据如何实现
答案:2 悬赏:0
解决时间 2021-04-07 17:43
- 提问者网友：剪短发丝
- 2021-04-07 03:22
最好有代码！
最佳答案
- 二级知识专家网友：摧毁过往
- 2021-04-07 04:41
有三种方法：
（一）always@（clk）begin
...
end
（二）always@（posedge clk）begin
...
end
always@（negedge clk）begin
...
end
（三）先通过PLL锁相环产生两个频率相同相位差为180度的clk，然后在每个clk的上升沿输出
always@（posedge clk1）begin
...
end
always@（posedge clk2）begin
...
end
上面的方法都可以，个人推荐后两种
（一）always@（clk）begin
...
end
（二）always@（posedge clk）begin
...
end
always@（negedge clk）begin
...
end
（三）先通过PLL锁相环产生两个频率相同相位差为180度的clk，然后在每个clk的上升沿输出
always@（posedge clk1）begin
...
end
always@（posedge clk2）begin
...
end
上面的方法都可以，个人推荐后两种
全部回答
- 1楼网友：如果这是命
- 2021-04-07 04:48
clk是时钟信号
上升沿采样 always@( posedge clk ) begin 采样 end
下降沿输出 always@( negedge clk ) begin 输出 end
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