为什么在verilog HDL不直接使用运算符
答案:2 悬赏:0
解决时间 2021-12-31 04:40
- 提问者网友:优雅ぉ小姐
- 2021-12-30 20:11
既然在vrilog HDL中有乘法运算符,为什么不使用,它和其他的乘法设计有什么区别?同样的问题对于加法器,乘法器的设计。没钱了不能给赏,感激不尽
最佳答案
- 二级知识专家网友:眠于流年
- 2021-12-30 21:23
在verilog设计中是可以使用乘法器的,只不过直接使用verilog的乘法器有一些不好的地方:
1、直接使用verilog的乘法器综合后是一个组合逻辑的乘法器,其需要面积(逻辑门)大,输出时序不稳定。
2、综合后的乘法器因为是组合逻辑,经过多级逻辑门,时序很差容易出时序问题,在FPGA上跑起来会很慢。
一般的乘法器设计会上上述两个问题(特别是第二点)优化掉.比如将一个乘法操作采用多个时钟周期实现,或者采用优化的算法实现。
1、直接使用verilog的乘法器综合后是一个组合逻辑的乘法器,其需要面积(逻辑门)大,输出时序不稳定。
2、综合后的乘法器因为是组合逻辑,经过多级逻辑门,时序很差容易出时序问题,在FPGA上跑起来会很慢。
一般的乘法器设计会上上述两个问题(特别是第二点)优化掉.比如将一个乘法操作采用多个时钟周期实现,或者采用优化的算法实现。
全部回答
- 1楼网友:甜野猫
- 2021-12-30 22:57
(1)所有综合工具都支持的结构:always,assign,begin,end,case,wire,tri,aupply0,supply1,reg,integer,default,for,function,and,nand,or,nor,xor,xnor,buf,not,bufif0,bufif1,notif0,notif1,if,inout,input,instantitation,module,negedge,posedge,operators,output,parameter。(2)所有综合工具都不支持的结构:time,defparam,$finish,fork,join,initial,delays,udp,wait。(3)有些工具支持有些工具不支持的结构:casex,casez,wand,triand,wor,trior,real,disable,forever,arrays,memories,repeat,task,while。建立可综合模型的原则要保证veriloghdl赋值语句的可综合性,在建模时应注意以下要点:(1)不使用initial。(2)不使用#10。(3)不使用循环次数不确定的循环语句,如forever、while等。(4)不使用用户自定义原语(udp元件)。(5)尽量使用同步方式设计电路。(6)除非是关键路径的设计,一般不采用调用门级元件来描述设计的方法,建议采用行为语句来完成设计。(7)用always过程块描述组合逻辑,应在敏感信号列表中列出所有的输入信号。(8)所有的内部寄存器都应该能够被复位,在使用fpga实现设计时,应尽量使用器件的全局复位端作为系统总的复位。(9)对时序逻辑描述和建模,应尽量使用非阻塞赋值方式。对组合逻辑描述和建模,既可以用阻塞赋值,也可以用非阻塞赋值。但在同一个过程块中,最好不要同时用阻塞赋值和非阻塞赋值。(10)不能在一个以上的always过程块中对同一个变量赋值。而对同一个赋值对象不能既使用阻塞式赋值,又使用非阻塞式赋值。(11)如果不打算把变量推导成锁存器,那么必须在if语句或case语句的所有条件分支中都对变量明确地赋值。(12)避免混合使用上升沿和下降沿触发的触发器。(13)同一个变量的赋值不能受多个时钟控制,也不能受两种不同的时钟条件(或者不同的时钟沿)控制。(14)避免在case语句的分支项中使用x值或z值。不能综合的语句:1、initial只能在testbench中使用,不能综合。(我用ise9.1综合时,有的简单的initial也可以综合,不知道为什么)2、eventsevent在同步testbench时更有用,不能综合。3、real不支持real数据类型的综合。4、time不支持time数据类型的综合。5、force和release不支持force和release的综合。6、assign和deassign不支持对reg数据类型的assign或deassign进行综合,支持对wire数据类型的assign或deassign进行综合。7、forkjoin不可综合,可以使用非块语句达到同样的效果。8、primitives支持门级原语的综合,不支持非门级原语的综合。9、table不支持udp和table的综合。10、敏感列表里同时带有posedge和negedge如:always@(posedgeclkornegedgeclk)beginend这个always块不可综合。11、同一个reg变量被多个always块驱动12、延时以#开头的延时不可综合成硬件电路延时,综合工具会忽略所有延时代码,但不会报错。如:a=#10b;这里的#10是用于仿真时的延时,在综合的时候综合工具会忽略它。也就是说,在综合的时候上式等同于a=b;13、与x、z的比较可能会有人喜欢在条件表达式中把数据和x(或z)进行比较,殊不知这是不可综合的,综合工具同样会忽略。所以要确保信号只有两个状态:0或1。
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