求助FPGA配置完，管脚输出一直为
答案:1 悬赏:30
解决时间 2021-01-05 05:49
- 提问者网友：饥饿走向夜
- 2021-01-04 12:25
求助FPGA配置完，管脚输出一直为
最佳答案
- 二级知识专家网友：鱼芗
- 2021-01-04 12:48
如果第二块FPGA的时钟是全局时钟信号，是不建议这么用的，因为普通管脚的驱动能力和延时都比时钟管脚差很多。一定要用的话就直接接进去好了，但是负载很大的情况下时钟延时会很厉害。
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