FPGA输入信号未配置引脚时，其输入信号是默认置低吗？
答案:2 悬赏:70
解决时间 2021-02-13 00:32
- 提问者网友：我是女神我骄傲
- 2021-02-12 13:45
FPGA输入信号未配置引脚时，其输入信号是默认置低吗？
最佳答案
- 二级知识专家网友：第四晚心情
- 2021-02-12 15:07
如果输入没有配置的话，就是默认值，这个要看编译器里面设置的，不一定是低。
话说既然你知道了是输入没有连接，为什么不引出呢？
话说既然你知道了是输入没有连接，为什么不引出呢？
全部回答
- 1楼网友：迷人又混蛋
- 2021-02-12 15:55
Pin Planner （管脚分配）里面，将你所需要分配成LVDS信号的管脚的（I/O standard） 选项里面选择LVDS选项，就会多出来一个管脚（n）,比方说你要分配成LVDS管脚的名字为 A ，则会多出了A(n)，在把(node name)栏，把管脚A拖到你相分配的管脚里面去（这里会分配2个管脚，分别对应FPGA管脚的P与N），另外，这管脚所在的BANK供电必须是2.5V供电，否则LVDS功能无法实用！
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