关于VERILOG的除法问题
答案:2 悬赏:20
解决时间 2021-03-03 00:43
- 提问者网友：前事回音
- 2021-03-02 02:32
关于VERILOG的除法问题
最佳答案
- 二级知识专家网友：猖狂的痴情人
- 2021-03-02 03:22
用乘法器乘完了，再做移位除法
全部回答
- 1楼网友：强势废物
- 2021-03-02 04:11
ip核，就是一个官方制作的逻辑模块。和普通用户做的模块一样，有输入端口、输出端口。同步触发器ip核，有clk端口、除数端口、被除数输入端口、商输出端口、余数输出端口。至于怎么连接，就看你怎么样了。
还有，ip核的具体怎么用，上网搜个quartus、ise的软件使用教程就行了。
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