谁能帮忙看看这个verilog程序的错误

谁能帮忙看看这个verilog程序的错误

再去好好学习基本的语法吧，写出来的句子一大堆错误的。。。
verilog中，不能用引号将数字引起，应该用cnt=1;
cnt="cnt"+1'b1;应该改为cnt=cnt+1'b1;真不知道你这个地方是怎么给cnt加上引号的。。无语。。
再者，没有输出，不知道你想干嘛。。
最后，不是所有问题大家都怎么回事的，右击错误信息，选择help，能够提示你错误信息的来源和解决方法。。学会自己分析并解决错误是很必要的

module switch(clk,rst_n); input clk ; input rst_n ; reg[4:0] cnt; always@( posedge clk) begin if (rst_n==0) begin cnt=0; end else begin if (cnt==10) begin // state="1"; cnt=0; end else begin //state=0; cnt=cnt+1'b1; end end end endmodule 这样看看

加个输出 ： module switch(clk,rst_n, cnt); input clk; input rst_n; output [3:0] cnt; 这样应该可以。