verilog 实现一个时钟
答案:2 悬赏:10
解决时间 2021-02-17 09:49
- 提问者网友：临风不自傲
- 2021-02-16 11:44
verilog 实现一个时钟
最佳答案
- 二级知识专家网友：蓝房子
- 2021-02-16 12:22
testbench中：
initial
clk=0;
always
#25 clk=~clk; //周期为50的clk
追问：这。。。然后呢？
追答：然后就行了啊～～ testbench是由quartusii 和 ise软件直接生成的。 你在initial 和 always中输入上述语句 就是一个 周期信号啊 可以作为 自己编的.v程序的周期输入
initial
clk=0;
always
#25 clk=~clk; //周期为50的clk
追问：这。。。然后呢？
追答：然后就行了啊～～ testbench是由quartusii 和 ise软件直接生成的。 你在initial 和 always中输入上述语句 就是一个 周期信号啊 可以作为 自己编的.v程序的周期输入
全部回答
- 1楼网友：雪起风沙痕
- 2021-02-16 13:31
产生时钟的方法有很多，以下是一个：
在testbench中编写一下测试脚本，
initialbegin
clk=0；
forever#10 clk=~clk；// 周期为20ns的时钟
end
可以利用此编写的时钟测试你所编写的verilog程序
希望能帮到你哦哦！！！！
在testbench中编写一下测试脚本，
initialbegin
clk=0；
forever#10 clk=~clk；// 周期为20ns的时钟
end
可以利用此编写的时钟测试你所编写的verilog程序
希望能帮到你哦哦！！！！
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