使用Verilog HDL实现50mhz分频到14336mhz。 大致接近就可以，不用准确到小数
答案:2 悬赏:0
解决时间 2021-02-14 14:58
- 提问者网友：熱戀丶瘋
- 2021-02-13 15:29
使用Verilog HDL实现50mhz分频到14336mhz。 大致接近就可以，不用准确到小数
最佳答案
- 二级知识专家网友：专属的偏见
- 2021-02-13 16:30
module clk_freq(clk_50, xclr, clk_14336);
input clk_50;
input xclr;
output clk_14336;
reg clk_14336;
reg [7:0] cnt;
always @(posedge clk_50 or negedge xclr) begin
if(~xclr) begin
cnt <= 8'b0;
clk_14336 <= 1'b0;
end
else if(cnt >= 143)begin
cnt <= 8'b0;
clk_14336 <= ~clk_14336;
end
else begin
cnt <= cnt + 1'b1;
end
end
endmodule
input clk_50;
input xclr;
output clk_14336;
reg clk_14336;
reg [7:0] cnt;
always @(posedge clk_50 or negedge xclr) begin
if(~xclr) begin
cnt <= 8'b0;
clk_14336 <= 1'b0;
end
else if(cnt >= 143)begin
cnt <= 8'b0;
clk_14336 <= ~clk_14336;
end
else begin
cnt <= cnt + 1'b1;
end
end
endmodule
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- 1楼网友：白日梦制造商
- 2021-02-13 18:00
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