另有一个辅助进位AF，when A[3]+B[3] 产生进位，AF=1，else AF=0。
OK，我已经做出来了，有兴趣的来拿分好了，可以的话贴上你的代码，送分了。
VerilogHDL语言设计一个8位二进制加法器，带有使能端en，控制端asc，asc=1做减法，asc=0做减法。
答案:2 悬赏:40
解决时间 2021-12-12 21:40
- 提问者网友：虛偽丶靜
- 2021-12-12 00:26
最佳答案
- 二级知识专家网友：為→妳鎖鈊
- 2021-12-12 00:54
不太明白你想做什么。
module adder(
input wire [7:0] a1,
input wire [7:0] a2;
output wire [7:0] out
);
assign out = asc? (a1 - a2) : (a1 + a2);
endmodule
module adder(
input wire [7:0] a1,
input wire [7:0] a2;
output wire [7:0] out
);
assign out = asc? (a1 - a2) : (a1 + a2);
endmodule
全部回答
- 1楼网友：不服输的倔强
- 2021-12-12 01:11
加法器程序:
module add_n(x,y,sum,co);
parameter n=8;
input[n-1:0]x,y;
output[n-1:0] sum;
output co;
assign {co, sum}=x+y;
endmodule
加法器编译结果
加法器rtl网表:
加法器仿真波形图:
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