这个verilog代码哪有错？
答案:2 悬赏:60
解决时间 2021-02-28 15:13
- 提问者网友：書生途
- 2021-02-28 10:37
这个verilog代码哪有错？
最佳答案
- 二级知识专家网友：山有枢
- 2021-02-28 11:39
ek2你定义的是reg类型， 定义成wire型就可以了。
reg [7:0] ek0,ek1,ek2;这行改成：reg [7:0] ek0,ek1；wire [7:0] ek2;追问改了以后 ek1<=ek2 和 ek0<=ek1又出错追答什么错误。贴出来看看
reg [7:0] ek0,ek1,ek2;这行改成：reg [7:0] ek0,ek1；wire [7:0] ek2;追问改了以后 ek1<=ek2 和 ek0<=ek1又出错追答什么错误。贴出来看看
全部回答
- 1楼网友：掌灯师
- 2021-02-28 11:46
ek2 定义成wire型就可以了追问改了以后 ek1<=ek2 和 ek0<=ek1又出错
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