verilog中寄存器类型能不能作为输入
答案:2 悬赏:30
解决时间 2021-02-02 08:58
- 提问者网友：曖昧情执
- 2021-02-01 10:57
verilog中寄存器类型能不能作为输入
最佳答案
- 二级知识专家网友：一身浪痞味
- 2021-02-01 12:27
reg输出当然可以作为下一个reg的输入。
全部回答
- 1楼网友：我的任性你不懂
- 2021-02-01 13:48
寄存器类型（reg）在verilog的语法规定只有在模块语句（如always ，task等）中赋值的变量才用reg类型。
因输入变量不会在模块语句中赋值，所以输入变量不能声明为reg类型。
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